GB/T 46280.1-2025 芯粒互联接口规范 第1部分：总则

　　ICS 31.200 CCS L 55

　　中 华 人 民 共 和 国 国 家 标 准

　　GB/T 46280. 1—2025

　　芯粒互联接口规范

　　第 1 部分:总则

　　Specification forchipletinterconnection interface—

　　Part1: Generalprinciples

　　2025-08-19发布 2026-03-01实施

　　国家市场监督管理总局国家标准化管理委员会

　　

　　发

　　

　　布

　　GB/T 46280. 1—2025

　　目 次

　　前言 Ⅲ

　　引言 Ⅳ

　　1 范围 1

　　2 规范性引用文件 1

　　3 术语和定义 1

　　4 缩略语 3

　　5 分层架构 3

　　5. 1 总述 3

　　5. 2 协议层 4

　　5. 3 数据链路层 4

　　5. 4 物理层 4

　　5. 5 带宽应用模式 5

　　6 互联场景 6

　　7 封装类型 8

　　7. 1 2D封装 8

　　7. 2 2. 5D封装 8

　　Ⅰ

　　GB/T 46280. 1—2025

　　前 言

　　本文件按照 GB/T 1. 1—2020《标准化工作导则 第 1部分 :标准化文件的结构和起草规则》的规定起草 。

　　本文件是 GB/T 46280《芯粒互联接口规范》的第 1部分 。GB/T 46280已经发布了以下部分 :

　　— 第 1部分 :总则 ;

　　— 第 2部分 :协议层技术要求 ;

　　— 第 3部分 :数据链路层技术要求 ;

　　— 第 4部分 :基于 2D封装的物理层技术要求 ;

　　— 第 5部分 :基于 2. 5D封装的物理层技术要求 。

　　请注意本文件的某些内容可能涉及专利 。本文件的发布机构不承担识别专利的责任 。

　　本文件由中华人民共和国工业和信息化部提出 。

　　本文件由全国集成电路标准化技术委员会(SAC/TC 599) 归 口 。

　　本文件起草单位 : 中关村高性能芯片互联技术联盟 、中国电子技术标准化研究院 、深圳市海思半导体有限公司 、清华大学 、盛合晶微半导体(江阴)有限公司 、深圳市中兴微电子技术有限公司 、北京大学 、中国移动通信有限公司研究院 、福建省电子信息(集团) 有限责任公司 、北京芯力技术创新中心有限公司 、中科芯集成电路有限公司 、上海交通大学 、中茵微电子(南京)有限公司 。

　　本文件主要起草人 :吴华强 、张玉芹 、蔡静 、崔东 、杨蕾 、李翔宇 、吴波 、王谦 、刘泽伟 、罗多纳 、王士伟 、唐良晓 、李洋 、周俊 、王海健 、刘昊文 、李铭轩 、齐筱 、黄新星 、宋维熙 、薛兴涛 、李男 、王大鹏 、王玮 、叶乐 、贾天宇 、李欣喜 、章莱 、金鹏 、魏敬和 、华松逸 、贺光辉 、蒋剑飞 、袁春 、朱红卫 、许弘文 、高强 。

　　Ⅲ

　　GB/T 46280. 1—2025

　　引 言

　　芯粒(chiplet)技术是通过高带宽互联接口和先进封装 ,将多个裸芯片或集成的裸芯片集成为一个更大的芯片或系统 ,兼具高性能和低成本优势 。在后摩尔时代 ,芯粒技术是支撑高性能计算产业发展的关键技术之一 。

　　GB/T 46280《芯粒互联接口规范》规定了芯粒间互联的分层架构 , 以及各层的功能要求和层间接 口要求 , 旨在对芯粒间点对点互联的数据传输处理机制进行统一 ,用于不同供应商(设计单位 、制造单位 、封测单位) 、不同功能 、不同工艺节点的芯粒实现高效互联互通 ,拟由五个部分构成 。

　　— 第 1部分 :总则 。 目的在于界定芯粒互联接口的术语和定义 、缩略语 ,规定芯粒互联接 口 的分层架构以及各层的基本功能 ,并确立互联场景和封装类型 。

　　— 第 2部分 :协议层技术要求 。 目的在于规定芯粒互联接 口 的协议层技术要求 、通用 SoC 总线协议 、高带宽存储协议及自定义协议的报文格式适配方式 。

　　— 第 3部分 :数据链路层技术要求 。 目的在于规定芯粒互联接口的数据链路层技术要求 。

　　— 第 4部分 :基于 2D封装的物理层技术要求 。 目的在于规定芯粒互联接口的基于 2D封装的物理层技术要求 。

　　— 第 5部分 :基于 2. 5D封装的物理层技术要求 。 目 的在于规定芯粒互联接 口 的基于 2. 5D 封装的物理层技术要求 。

　　Ⅳ

　　GB/T 46280. 1—2025

　　芯粒互联接口规范

　　第 1 部分:总则

　　1 范围

　　本文件界定了芯粒互联接口的术语和定义 、缩略语 ,规定了芯粒互联接口的分层架构以及各层的基本功能 ,并确立了互联场景和封装类型 。

　　本文件适用于芯粒互联接口的设计 、制造和应用 。

　　2 规范性引用文件

　　下列文件中的内容通过文中的规范性引用而构成本文件必不可少的条款 。其中 , 注 日期的引用文件 ,仅该日期对应的版本适用于本文件 ;不注日期的引用文件 ,其最新版本(包括所有的修改单) 适用于本文件 。

　　1

　　GB/T

　　GB/T

　　

　　9178

　　14113

　　

　　集成电路术语

　　半导体集成电路封装术语

　　3 术语和定义

　　GB/T 9178和 GB/T 14113界定的以及下列术语和定义适用于本文件 。

　　3. 1

　　裸芯片 die

　　完成了集成电路制备的晶圆通过划片得到的未封装的独立集成电路芯片 。

　　3.2

　　芯粒 chiplet

　　具有系统的部分功能且通过封装内的高带宽互联接口或模拟接口与系统其他部分连接的裸芯片或集成的裸芯片 。

　　注 : 通常具有一定的可复用性 ,多个芯粒通过高带宽互联集成为一个集成电路系统 。

　　3.3

　　2D 封装 2D package

　　传统基板类倒装芯片(3. 16)的封装形式 。

　　3.4

　　2.5D 封装 2.5D package

　　能够在同一基板上集成多个芯片和组件的封装形式 。

　　注 : 常见的封装类型有扇出 (3. 17) 型 有 机 中 介 层 封 装 , 无 机 中 介 层(3. 18) 封 装 以 及 嵌 入 式 桥 类 封 装 等 先 进 封 装形式 。

　　3.5

　　互连 interconnect

　　芯粒间的物理上的连接线路 。

　　GB/T 46280. 1—2025

　　3.6

　　互联 intercommunication

　　在芯粒间的物理连接的基础上 ,使用通信协议协调调度两端实现信息交互的连接线路 。 3.7

　　报文 packet

　　协议适配单元生成的数据单元 。

　　3. 8

　　数据块 flow controlunit

　　数据链路层传输的基本数据单元 。

　　3.9

　　发射数据通路 transmitterlane

　　发送方向共享相同差分时钟的物理层数据输入/输出端口集合 。

　　3. 10

　　接收数据通路 receiverlane

　　接收方向共享相同差分时钟的物理层数据输入/输出端口集合 。

　　3. 11

　　边带通路 sideband

　　配合数据通路 ,传输控制信号的通路 。

　　3. 12

　　通路组 macro

　　多个通路构成的集合单元 ,且共享同一组边带通路 。

　　3. 13

　　链路 link

　　能够进行有序 、可靠的数据传输 ,实现共享统一数据管理的数据传输单元 。

　　3. 14

　　凸块 bump

　　封装中用于连接芯片和中介层或基板的物理结构 。

　　注 : 通常是由焊料和金属构成 。

　　3. 15

　　凸块中心距 bump pitch

　　凸块中心点与相邻凸块中心点的距离 。

　　3. 16

　　倒装芯片 flip chip

　　在芯片上电镀凸块 ,再将芯片翻转过来使凸块与基板相连接的封装技术 。

　　3. 17

　　扇出 fanout

　　基于再布线层技术使芯片管脚重新分布 ,且以新管脚为界的阵列面积大于原芯片面积的一种封装技术 。

　　3. 18

　　中介层 interposer

　　介于芯片和基板之间的一种封装中承载连接的物理结构 。

　　2

　　GB/T 46280. 1—2025

　　4 缩略语

　　下列缩略语适用于本文件 。

　　ACE:AXI一致性扩展(AXICoherency Extensions)

　　AXI:高级可扩展接 口 (Advanced Extensible Interface)

　　CHI:一致性互连中枢接 口 (Coherent Hub Interface)

　　CPIF:芯粒物理层接口(ChipletPHY Interface)

　　CRC:循环冗余校验(Cyclic Redundancy Check)

　　ECC:错误纠正码(Error Correction Code)

　　Flit:数据块 (Flow control unit)

　　HAI:高带宽内存访问接口(High bandwidth memory Access Interface)

　　IO:输入/输出(Input/Output)

　　PAIF:协议适配接 口 (ProtocolAdapter Interface)

　　PHY:物理层 (Physical Layer)

　　RX:接收器(Receiver)

　　SoC:片上系统(System on Chip)

　　TX:发送器(Transmitter)

　　5 分层架构

　　5. 1 总述

　　芯粒互联的分层架构如图 1所示 。

　　图 1 芯粒互联的分层架构

　　在发送方向 ,应用数据通过协议层接收 ,经过 PAIF到数据链路层转换为 Flit格式 ,再通过 CPIF分

　　3

　　GB/T 46280. 1—2025

　　发到物理层 ,通过封装的连线传输到另一个芯粒 。在接收方向 ,物理层接收的数据通过 CPIF传输到数据链路层进行处理后通过 PAIF将数据传输到协议层 、再由协议层发送至上层应用 。

　　5.2 协议层

　　协议层包括总线适配单元 、HAI/自定义处理单元 。

　　总线适配单元应实现以下功能 :

　　— 定义特定格式 ,对不同总线协议数据进行打包 ;

　　— 多协议总线传输仲裁 ;

　　— 数据缓存 。

　　针对典型应用 ,支持以下业务协议 :

　　—SoC总线协议 :定 义 通 用 的 SoC 总 线 承 载 规 则 , 支 持 AXI 4. 0/3. 0 总 线 协 议 , 可 扩 展 支 持CHI和 ACE等总线协议 ;

　　— 高带宽存储业务 :支持 HAI访问协议 ;

　　— 自定义协议 : 由用户 自定义协议 。

　　5.3 数据链路层

　　数据链路层为通信双方提供可靠的数据传输 ,应实现以下功能 :

　　— 传输错误检测和纠错机制 :CRC产生和校验 、重传 、ECC;

　　— 链路状态和低功耗状态切换管理 ;

　　— 传输报文格式定义 ;

　　— 多通路的绑定组成更大传输带宽链路 。

　　数据链路层的具体要求 , 以及数据链路层分别与协议层和物理层的接口定义 。

　　5.4 物理层

　　物理层分为逻辑子层和电气子层 ,为通信双方提供符合物理信道特性的比特流传输服务 。

　　物理层应实现以下功能 :

　　a) 通路训练和校准 ;

　　b) 加解扰 ;

　　c) 编解码 ;

　　d) 数据修复 ;

　　e) 串并/并串传输处理 ;

　　f) 电气特性 ;

　　g) 边带通路 ;

　　h) 功耗控制 ;

　　i) 凸块布局 。

　　物理层架构如图 2所示 。

　　4

　　5

　　GB/T

　　

　　46280. 1—2025

　　图 2 物理层架构

　　物理层采用随路时钟的传输方式 ,在发射方向和接收方向上均有随路时钟 。 物理层的基本单元为数据通路(Lane) ,分为发射数据通路(TX Lane) 和接收数据通路(RX Lane) 。 每个数据通路由随路时钟和 K 个 IO组成 ,IO 的数量 K 和封装类型相关 ,物理层架构参数说明见表 1。 多个数据通路可共享同一个边带通路进行管理 ,组成一个通路组 。每个通路组可同时包含一个或多个发射数据通路和接收数据通路 ,也可仅包含一个或多个发射数据通路或接收数据通路 。通路组同时包含发射数据通路和接收数据通路时 ,发射数据通路和接收数据通路的数量可不相同 。

　　表 1 物理层架构参数说明

　　参数

　　说明

　　2D

　　2. 5D

　　K

　　每个数据通路内有效输入输出端口的数量

　　注 : 不包括修复以及其他开销输入输出端 口 。

　　12~ 28

　　32~ 64

　　N

　　每个通路组的数据通路数量

　　1~ 8

　　1~ 16

　　5.5 带宽应用模式

　　5.5. 1 概述

　　在数据链路层中 ,根据业务带宽的不同 ,可通过绑定不同数量的数据通路以及多个通路组来组成更大的链路带宽 ,也可把数据通路划分为多个带宽更小的链路进行管理 。

　　5.5.2 单个通路组与链路的对应

　　每个链路的带宽可大于单个数据通路的带宽 ,也可小于单个数据通路的带宽 。 当数据链路层管理的业务带宽小于单个通路组的带宽时 ,可将通路组的带宽进一步细分为一个或多个链路 ,实现多个链路共用同一个通路组进行传输 。单个通路组与链路的对应如图 3所示 。

　　GB/T 46280. 1—2025

　　图 3 单个通路组与链路的对应

　　5.5.3 多个通路组与链路的对应

　　当单个链路的带宽需求超过单个通路组的带宽时 ,可绑定多个通路组实现更大的带宽 ,数据链路层实现对多个通路组中的边带通路的管理 。单个链路最多可对应 8个通路组 。多个通路组与链路的对应如图 4所示 。

　　图 4 多个通路组与单个链路对应

　　6 互联场景

　　芯片互连接口适用于同构或异构互联场景 , 如功能芯粒与功能芯粒互联 、功能芯粒与接口芯粒互联 、功能芯粒与存储芯粒互联 , 以及功能芯粒与混合信号芯粒互联 、功能芯粒与光信号芯粒互联 等 场景 ,通过不同芯粒的组合实现更丰富的芯片功能 。

　　相同功能芯粒互联场景如图 5所示 ,2个功能芯粒的系统总线通过芯粒互联接口进行互联 , 系统总线根据应用场景的不同 ,可选择 CHI、AXI、ACE等 。

　　6

　　GB/T 46280. 1—2025

　　图 5 功能芯粒和功能芯粒互联场景

　　功能芯粒和接口芯粒互联场景如图 6所示 ,2个芯粒可选择不同的工艺制成 ,2 个芯粒的系统总线通过芯粒互联接口进行互联 ,系统总线根据应用场景的不同 ,可选择 CHI、AXI、ACE等 。

　　图 6 功能芯粒和接口芯粒互联场景

　　功能芯粒和存储芯粒互联场景如图 7所示 。功能芯粒与存储芯粒的总线通过芯粒互联接口进行互联 ,存储芯粒内可通过逻辑裸芯片堆叠多个存储裸芯片扩展存储芯粒的容量 ,逻辑裸芯片与存储裸芯片之间的接口互联不适用 。

　　7

　　GB/T 46280. 1—2025

　　图 7 功能芯粒和存储芯粒互联场景

　　7 封装类型

　　7. 1 2D 封装

　　倒装芯片 2D封装示意图如图 8所示 。把 2个或多个芯粒 ,键合到基板上 ,通过基板内部的金属连线完成数据通 信 。 根 据 不 同 的 出 线 密 度 需 求 以 及 加 工 能 力 , 凸 块 中 心 距 可 选 择 范 围 为 130 μm ~ 180 μm。

　　图 8 倒装芯片 2D 封装示意图

　　7.2 2. 5D 封装

　　2. 5D封装包括以下类型 :

　　— 中介层 封 装 , 即 2 个 或 多 个 芯 粒 键 合 到 中 介 层 上 , 芯 粒 通 过 中 介 层 上 的 金 属 线 进 行 数 据 通信 ,如图 9所示 ,所述中介层包括但不限于硅基中介层 、玻璃中介层或有机中介层 ;

　　— 基于扇出型有机中介层的封装 ,信号通过再布线层进行通信 ,如图 10所示 ;

　　— 基于嵌入式桥的封装 ,如图 11所示 。

　　2. 5D封装下 , 凸块中心距可选范围为 40 μm~80 μm。

　　8

　　GB/T 46280. 1—2025

　　图 9 基于中介层的 2. 5D 封装示意图

　　图 10 基于扇出型有机中介层的 2. 5D 封装示意图

　　图 11 基于嵌入式桥的 2. 5D 封装示意图

　　9