GB/T 46280.5-2025 芯粒互联接口规范 第5部分：基于2.5D封装的物理层技术要求

　　ICS 31.200 CCS L 55

　　中 华 人 民 共 和 国 国 家 标 准

　　GB/T 46280.5—2025

　　芯粒互联接口规范

　　第 5 部分:基于 2.5D封装的物理层

　　技术要求

　　Specification forchipletinterconnection interface—Part5 : Physicallayer

　　technicalrequirementsbased on 2.5D package

　　2025-08-19发布 2026-03-01实施

　　国家市场监督管理总局国家标准化管理委员会

　　

　　发

　　

　　布

　　GB/T 46280.5—2025

　　目 次

　　前言 Ⅲ

　　引言 Ⅳ

　　1 范围 1

　　2 规范性引用文件 1

　　3 术语和定义 1

　　4 缩略语 1

　　5 逻辑子层 2

　　5. 1 逻辑子层功能 2

　　5. 2 数据分发 2

　　5. 3 冗余修复 2

　　5. 4 加解扰 3

　　5. 5 初始化 3

　　5. 6 训练流程 4

　　6 电气子层 7

　　6. 1 电气子层功能 7

　　6. 2 收发机整体结构 9

　　6. 3 发射机规格 11

　　6. 4 接收机规格 14

　　6. 5 边带通路电气参数 15

　　6. 6 芯粒互联接口的物理布局 16

　　6. 7 接收机眼图 24

　　6. 8 电源噪声 25

　　6. 9 低功耗模式快速切换 25

　　7 边带通路 25

　　7. 1 概述 25

　　7. 2 边带通路接 口 26

　　7. 3 边带通路报文格式 27

　　8 芯粒物理层接 口 29

　　8. 1 概述 29

　　8. 2 公共控制接 口 30

　　8. 3 事件接口定义 31

　　8. 4 发送数据接 口 31

　　8. 5 发送控制接 口 32

　　8. 6 接收数据接 口 33

　　8. 7 接收控制接 口 33

　　Ⅰ

　　GB/T 46280.5—2025

　　前 言

　　本文件按照 GB/T 1. 1—2020《标准化工作导则 第 1部分 :标准化文件的结构和起草规则》的规定起草 。

　　本文件是 GB/T 46280《芯粒互联接口规范》的第 5部分 。GB/T 46280已经发布了以下部分 :

　　— 第 1部分 :总则 ;

　　— 第 2部分 :协议层技术要求 ;

　　— 第 3部分 :数据链路层技术要求 ;

　　— 第 4部分 :基于 2D封装的物理层技术要求 ;

　　— 第 5部分 :基于 2. 5D封装的物理层技术要求 。

　　请注意本文件的某些内容可能涉及专利 。本文件的发布机构不承担识别专利的责任 。

　　本文件由中华人民共和国工业和信息化部提出 。

　　本文件由全国集成电路标准化技术委员会(SAC/TC599)归 口 。

　　本文件起草单位 : 中关村高性能芯片互联技术联盟 、中国电子技术标准化研究院 、深圳市海思半导体有限公司 、清华大学 、盛合晶微半导体(江阴)有限公司 、深圳市中兴微电子技术有限公司 、北京大学 、中国移动通信有限公司研究院 、福建省电子信息(集团) 有限责任公司 、北京芯力技术创新中心有限公司 、中科芯集成电路有限公司 、上海交通大学 、中茵微电子(南京)有限公司 。

　　本文件主要起草人 :吴华强 、张玉芹 、蔡静 、杨蕾 、崔东 、周俊 、李翔宇 、李铭轩 、吴波 、王谦 、刘泽伟 、罗多纳、王士伟、唐良晓、李洋、王海健、薛兴涛、李乐琪、邹浩、李男、王大鹏、贾海昆、王玮、叶乐、贾天宇、李欣喜 、章莱 、金鹏 、魏敬和 、华松逸 、贺光辉 、蒋剑飞 、袁春 、朱红卫 、许弘文 、高强 。

　　Ⅲ

　　GB/T 46280.5—2025

　　引 言

　　芯粒(chiplet)技术是通过高带宽互联接口和先进封装 ,将多个裸芯片或集成的裸芯片集成为一个更大的芯片或系统 ,兼具高性能和低成本优势 。在后摩尔时代 ,芯粒技术是支撑高性能计算产业发展的关键技术之一 。

　　GB/T 46280《芯粒互联接口规范》旨在对芯粒间点对点互联的数据传输处理机制进行统一 ,用于不同供应商(设计单位 、制造单位 、封测单位) 、不同功能 、不同工艺节点的芯粒实现高效互联互通 。

　　GB/T 46280《芯粒互联接口规范》规定了芯粒间互联的分层架构 , 以及各层的功能要求和层间接 口要求 , 拟由五个部分构成 。

　　— 第 1部分 :总则 。 目的在于界定芯粒互联接口的术语和定义 、缩略语 ,规定芯粒互联接 口 的分层架构以及各层的基本功能 ,并确立互联场景和封装类型 。

　　— 第 2部分 :协议层技术要求 。 目的在于规定芯粒互联接 口 的协议层技术要求 、通用 SoC 总线协议 、高带宽存储协议及自定义协议的报文格式适配方式 。

　　— 第 3部分 :数据链路层技术要求 。 目的在于规定芯粒互联接口的数据链路层技术要求 。

　　— 第 4部分 :基于 2D封装的物理层技术要求 。 目的在于规定芯粒互联接口的基于 2D封装的物理层技术要求 。

　　— 第 5部分 :基于 2. 5D封装的物理层技术要求 。 目 的在于规定芯粒互联接 口 的基于 2. 5D 封装的物理层技术要求 。

　　Ⅳ

　　GB/T 46280.5—2025

　　芯粒互联接口规范

　　第 5 部分:基于 2.5D封装的物理层

　　技术要求

　　1 范围

　　本文件规定了基于 2. 5D封装的物理层技术要求 ,包括初始化及训练流程 、物理层电气特性 、冗余机制 、接口物理布局和低功耗控制相关技术要求 。

　　本文件适用于芯粒互联接口的设计 、制造和应用 。

　　2 规范性引用文件

　　下列文件中的内容通过文中的规范性引用而构成本文件必不可少的条款 。其中 , 注 日期的引用文件 ,仅该日期对应的版本适用于本文件 ;不注日期的引用文件 ,其最新版本(包括所有的修改单) 适用于本文件 。

　　GB/T 46280. 1 芯粒互联接口规范 第 1部分 :总则

　　GB/T 46280. 3 芯粒互联接口规范 第 3部分 :数据链路层技术要求

　　3 术语和定义

　　GB/T 40268. 1 界定的术语和定义适用于本文件 。

　　4 缩略语

　　下列缩略语适用于本文件 。

　　AC:交流(Alternating Current)

　　BIST: 内建自测试(Built-In Self-Test)

　　CDA: 时钟到数据对齐(Clock and Data Alignment)

　　CDM :带电器件模型(Charged Device Model)

　　CPIF:芯粒物理层接口(ChipletPHY Interface)

　　DC:直流(DirectCurrent)

　　DDR:双倍数据速率(Double Data Rate)

　　EMI: 电磁干扰(Electromagnetic Interference)

　　ESD:静电放电(Electrostatic Discharge, ESD)

　　ICR:插损串扰比(Insertion Loss to Crosstalk Ratio)

　　ICG:集成式时钟门控(Intergrated Clock Gating)

　　IO:输入/输出端口(Input/Output)

　　LPC:低功耗模式 (Low Power Command )

　　LSB:低比特位 (LeastSignificantBit)

　　1

　　GB/T 46280.5—2025

　　NRZ:不归零编码 (Non Return to Zero)

　　PHY:物理层 (Physical layer)

　　PI: 电源完整性(Power Integrity)

　　PRBS:伪随机二进制序列(Pseudo-Random Binary Sequence)

　　PSXT: 串扰功率(Power Sum Crosstalk)

　　RX:接收器(Receiver)

　　SDR:单倍数据速率(Single Data Rate)

　　TX:发送器(Transmitter)

　　UI:单位间隔(UnitInterval)

　　5 逻辑子层

　　5. 1 逻辑子层功能

　　GB/T 46280. 1规定的芯粒互联接口架构中 ,物理层包含逻辑子层 。

　　逻辑子层实现的功能特性包括 :

　　— 数据分发 ;

　　— 冗余修复 ;

　　— 加解扰 ;

　　— 初始化 ;

　　— 训练和校准 。

　　5.2 数据分发

　　每个通路(Lane)的数据按块(Block)分发到各个 IO进行传输 ,每个 Block 中的数据按照 LSB先发送的顺序进行传输 。每个 Block 的比特数默认值为 8,其他设置值由双方协商确定 。 当前高带宽访问支持每个 Block 的比特数为 10, 以每个 Lane 中有 38个有效 IO 为例 ,各 IO 的数据分发见图 1所示 。

　　图 1 IO数据分发图

　　5.3 冗余修复

　　为了提高互连的良率 ,可在每个 Lane内设置备用 IO 用于冗余修复 。 时钟信号不进行冗余修复 。 2. 5D封装下 ,应支持冗余修复功能 。 当每个通路的数据 IO数量少于 48时 ,使用 1个 IO 作为备用 IO;当每个通路的数据 IO数量大于或等于 48时 ,使用 2个 IO 作为备用 IO。如果两个芯粒之间有一个互连故障 ,则应标记为故障 ,并从对方互连中删除 。信号移位方向上的所有信号也应重新排列 ,直到备用信号处终止 ,信号移位在同一通路的发送端和接收端同时进行 。

　　2

　　GB/T 46280.5—2025

　　故障连接检测应通过 BIST实现 ,如果检测到更多的故障信号 ,则无法修复连接 。

　　当使用 2个备用 IO进行修复时 ,支持两个修复方向 :一个是 IO 编号从 0 到 N 的方向修复 , 以发送方向为例 ,移位顺序为 TX00→ TX01→ TX02→ … → TXN-1→ TXN;另外一个是 IO 编号从 N 到 0 的方向修复 , 以发送方向为例 ,移位顺序为 TXN→ TXN-1→ … → TX01→ TX00。修复方向的选择规则固定根据出错信号的编号与备用 IO 编号之间的编号距离进行选择 ,先由与备用 IO 编号距离最小的出错信号 IO选择修复方向 ,剩下的一个出错 IO 固定选择另外一个修复方向 。

　　当使用 1个备用 IO进行修复时 ,信号的修复方向为 IO 编号从 0 到 N 的方向进行修复 , 以发送方向为例 ,移位顺序为 TX00→ TX01→ TX02→ … → TXN-1→ TXN。

　　亦可设置 2个以上 IO 用于冗余修复 , 以满足特定应用的可靠性要求 ,可由用户 自定义 。冗余修复移位规则参考上述移位顺序要求 。

　　5.4 加解扰

　　加解扰用于解决芯粒互联时多个 IO 同时翻转带来的 EMI和 PI问题 。每个IO单独进行加解扰处理 。本文件采用 PRBS10加扰和解扰 ,多项式为 :1+x7 +x10 。

　　本文件采用同步加扰方法 。发送方使用加扰多项式生成伪随机数据 ,并对数据进行异或处理 ,获得加扰数据 。类似地 ,接收器使用相同的多项式来生成伪随机数据 ,并对接收到的数据进行解扰 。接收数据经过异或处理后 ,恢复原始数据 。加扰处理电路如图 2所示 。

　　图 2 PRBS10加扰电路

　　每个 IO 的加扰初始值不同 ,初始值在实现过程中可配置 。解扰同步时 , 发送端发送全 0 数据 ,使用 PRBS10加扰 ,接收端通过检测 PRBS10码流进行同步 。

　　PRBS10扰码序列翻转频率可调节 ,支持 1、1/2、1/4、1/8、1/16、1/32、1/64、1/128、1/256共 9 种翻转频率 。 当翻转频率为 1 时 ,针对每个发送比特数据均产生新的 PRBS10数据进行加扰 ; 当翻转频率为1/2时 ,每 2个发送比特数据重新产生一次新的 PRBS10数据进行加扰 , 即产生的 PRBS10数据每个比特作用在连续 2个发送数据上 ,其他的翻转频率与 1/2类似 。

　　扰码翻转频率相同工作模式下不支持动态调整 ,支持在不同的工作模式下使用不同的扰码翻转频率 ,修改扰码翻转频率后 ,需要重新进行解扰同步 。

　　5.5 初始化

　　初始化流程见图 3,分为以下几个步骤 :

　　a) 所有芯粒上电后解复位 ;

　　b) 软件完成所有芯粒全局静态参数配置 ;

　　c) 芯粒各自独立完成电路电气特性的初始化 ;

　　d) RX Lane一侧 ,在完成电气特性初始化之后 , 向 TX Lane侧发送 Ready指示 ,表示可以进行TX→ RX Lane的互通初始化流程 ;

　　e) TX Lane侧开启使能 ,然后通知 RX Lane侧开启使能 ,RX Lane侧执行完毕后返回握手信号 ;

　　3

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　　f) TX Lane侧开始进行 Lane内部时钟等相关初始化 ,执行完成后 ,TX 发送随路时钟到 RX,然后通知 RX Lane侧进行初始化 ;

　　g) RX Lane执行 Lane内部时钟等相关的初始化 ,执行完成后返回握手信号 ;

　　h) 两侧完成初始化流程 ,进行下一步的训练流程 。

　　图 3 初始化流程

　　5.6 训练流程

　　5.6. 1 通则

　　训练流程应在初始化流程完成后启动 ,TX 和 RX 通过边带通路(sideband) 协同工作 , 以使 RX 找到最合适的数据采样窗 口 。在训练模式下 ,TX完成本端配置后 ,先将训练图案(pattern)发送到数据通路上 ,然后通过 sideband 向 RX发送训练请求 。RX接收到请求后完成训练过程 ,然后向 TX 发送完成(Complete)信号 。

　　训练过程包括 :

　　a) 偏移量(offset)校准 ;

　　b) 参考电压(Vref)校准 ;

　　c) RX数据通路去歪斜(deskew) ;

　　d) 时钟到数据对齐(CDA) ;

　　e) 并行数据保序(reorder) ;

　　f) 数据检查(data check) 。

　　不同训练模式采用的配置和 pattern不同 。

　　训练流程的每一个步骤均为可选 ,训练过程中的数据和时钟 pattern可配 , 系统可选择支持其中几个步骤或者全部的训练流程 ,两个裸芯片(die) 所支持的训练流程步骤和 pattern需要在初始化之前通过边带信号协商一致 。 图 4 和图 5 给出了两种不同的训练流程示例 , 图 4 为全训练流程 ,包含了失调电压和参考电压的校准 ,适合数据为小摆幅信号场景 ,且训练过程中时钟信号持续翻转 。宜采用全训练流

　　4

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　　程 。 图 5 为 简 化 训 练 流 程 , 适 合 数 据 为 大 摆 幅 信 号 的 场 景 , 无 需 失 调 电 压 和 参 考 电 压 校 准 流 程 , 在deskew 和 CDA 流程之前 ,TX发送 reset命令方便 RX保持时钟和数据同步 ,不包含 reorder流程 。 简化流程的训练时间更短 。

　　图 4 全训练流程示例

　　图 5 简化训练流程示例

　　5

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　　5.6.2 Offset校准

　　Offset校准应在数据通路中执行 ,此训练过程在 RX 端完成 。 TX 输出数据保持低电平 , RX 自行断开数据通路的输入 ,将输入短接 ,然后完成校准过程 ,校准完成后恢复数据通路连接 。

　　5.6.3 Vref校准

　　Vref校准的目的是选择合适的 Vref作为输入眼图的共模电压(VCM ) 。TX 向信道输出高压(VHI) ,RX通过直流扫描获得 Vref 。NRZ信号眼图只有一个眼 ,VCM 等于 0. 5 ·VHI 。其原理如图 6所示 。

　　图 6 Vref校准

　　5.6.4 RX数据通路去歪斜

　　数据通路延迟的不匹配会导致复合眼宽变小 ,deskew 用来补偿延迟的不匹配以获得最大的采样裕度 。TX发送训练 pattern,RX侧完成 deskew 调整过程 。

　　deskew 数据 pattern可 配 , 支 持 高 速 时 钟 pattern和 低 速 时 钟 pattern, 高 速 时 钟 pattern为 1 个UI的高电平和 1个 UI的低电平交替发送 ,低速时钟 pattern为多个 UI连续的高电平和多个 UI连续的低电平 pattern交替发送 ,两种时钟 pattern均高电平先发 ,低电平后发 。 以 1 ∶ 10 串并比 NRZ信号为例 ,低速时钟 pattern为(00 00 01 11 11) ,NRZ的高速时钟 pattern为(0101010101) 。

　　如果 deskew 是在 TX侧进行调整 ,则 TX侧应开放补偿延迟的配置寄存器给 RX, 由 RX侧根据歪斜(skew)情况配置 TX侧延迟补偿 。

　　5.6.5 时钟到数据对齐

　　时钟到数据 对 齐 是 调 整 数 据 和 时 钟 之 间 的 相 位 , 最 终 获 得 适 当 的 采 样 相 位 。 TX 发 送 端 发 送PRBS10pattern,TX或 RX侧完成相位调整过程 。

　　5.6.6 并行数据保序

　　在芯粒互联系统中 ,为提升有效数据带宽 ,简化数据对齐的处理 ,接收端接收到的数据应和发送端发送的数据顺序保持一致 。若 TX 和 RX 串并比相同 , 通过对串行数据 重 新 定 界 , 能 实 现 数 据 保 序 传输 ,TX发送并行数据 D[n:0] ,RX接收到同样一组并行数据 D[n:0] 。训练完成后 ,系统在数据传输过程中不需要关心串化和解串的过程 。如图 7 所示 ,TX 发送的数据 pattern只有最低位是非低电平 ,其他位为低电平 ,RX切换时钟相位 ,并比对数据 pattern是否正确 ,一旦 pattern匹配成功 ,则固定此时钟相位用于数据传输 。

　　6

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　　图 7 并行数据保序

　　5.6.7 数据检查

　　在训练结束时 ,TX重新发送 PRBS10pattern到 RX, 以检查数据传输功能是否正确 。数据检查阶段支持用户 自定义 pattern,此 pattern为一组并行数据 ,TX 和 RX通过配置寄存器配置相同的 pattern以检查 TX发送和 RX接收到的并行数据的一致性 。

　　6 电气子层

　　6. 1 电气子层功能

　　关键电气特性包括 :

　　a) 支持 2. 5D封装类型 ;

　　b) 点对点 DC连接 ,互联模块内连线匹配 ;

　　c) 支持随路时钟 ;

　　d) 支持低功耗模式快速切换 ;

　　e) 发送端驱动电阻可校准 ,接收端端接电阻可调 ;

　　f) 通信编码格式支持 NRZ;

　　g) 速率支持 0. 05 Gbps~ 16Gbps。

　　本文件确立的物理层的简化结构 ,如图 8所示 ,传输通路包含数据通路和边带通路 ,数据通路包含随路时钟和高速数据信号 ,如表 1。2. 5D封装每组数据通路的数据接口数目可从最少 32个扩展到最多64个 ,数据接口包含 1个 ~ 2个冗余信号用于数据修复和 11个低功耗控制信号用于控制低功耗模式的快速切换 ;边带通路用于在初始化和训练过程中完成芯粒之间的通信 ,宜使用串行接 口 ,包含一组单端时钟和数据 ,对于 2. 5D封装场景也支持并行接 口 ,包含 16个低速数据 IO,如表 2 和表 3 所示 。 电源类型如表 4所示 。数据通路应满足表 5 规定的电气参数 。

　　7

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　　图 8 物理层简化结构

　　表 1 2. 5D 封装的发送和接收数据通路间互联信号

　　功能说明

　　信号名称

　　说明

　　时钟信号

　　CP、CN

　　差分

　　数据信号

　　D[31~ 74 ∶ 0]

　　单端

　　修复信号

　　DRP0/1

　　单端

　　LPC信号a

　　LPC

　　单端

　　a 系统如果不支持动态 LPC模式

　　,LPC可用作数据或者用户 自定义信号 。

　　表 2 边带通路(串口模式边带通路)

　　功能说明

　　信号名称

　　说明

　　时钟信号

　　SBC_C

　　单端

　　数据信号

　　SBC_D

　　单端

　　修复信号a

　　SBC_R

　　单端

　　a 可用于修复“SBC_C”和“SBC_D”。

　　8

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　　表 3 边带通路(并口模式边带通路)

　　功能说明

　　信号名称

　　说明

　　数据信号

　　SBC_OPCODE<12 ∶ 0>

　　单端

　　修复信号a

　　SBC_RPR

　　单端

　　请求信号

　　SBC_REQ

　　单端

　　应答信号

　　SBC_ACK

　　单端

　　a SBC_RPR可用作修复信号 ,如边带不支持数据修复 ,使用数据信号“SBC_OPCODE<13> ”。

　　表 4 电源信号

　　功能说明

　　信号名称

　　说明

　　系统电源信号

　　VDD

　　系统电源信号

　　IO 电源信号

　　VDDIO

　　发射机 IO 电源

　　地信号

　　VSS

　　系统地信号

　　表 5 电气参数要求

　　电气特性

　　2. 5D封装(中密)

　　2. 5D封装(高密)

　　说明

　　每组数据通路内数据 IO数

　　32

　　64

　　—

　　信号传输速率/Gbps

　　0. 05~ 16

　　0. 05~ 16

　　—

　　发送 +接收延迟(上限) a

　　(N+6) UI

　　(N+6) UI

　　不包含跨时钟域同步处理

　　进出 Idle状态延迟(上限)

　　6UI+ 1 ns

　　6UI+ 1 ns

　　—

　　ESD

　　50V CDM

　　50V CDM

　　—

　　a 并串/串并转换延迟 N UI(基于 1 ∶ N 串并比) ,其他逻辑延迟小于 6UI。

　　6.2 收发机整体结构

　　物理层的每一组互联数据通路包含一对随路时钟 ,时钟路径和数据路径的延迟应保持匹配 , 以减小工艺偏差 、电源噪声和温度变化对性能的影响 。 时钟和数据采样中心的相位应对齐 ,对齐过程在初始化训练阶段完成 ,且在数据传输过程中可后台校准 ,相位调整的功能在接收机侧实现 。整体结构见图 9。

　　数据间的延迟偏差会减小可用于采样的眼图宽度 , deskew 功能能减小数据间延迟偏差的影响 , 以增加复合眼图宽度 。数据间 deskew 的调整功能可在接收机侧实现 ,也可在发射机侧实现 。

　　9

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　　图 9 物理层整体结构

　　不同速率下时钟频率和相位信息见表 6。发射机输出的随路时钟为差分时钟 ,相位可选(0, 180)相位或正交相位 ,与接收端的相位模式应保持一致 。 高速率下 , 随路时钟应支持 DDR 模式 , 接收机选择DDR模式 。数据和时钟的相位关系见图 10所示 。

　　在低速模式下 ,系统支持单端时钟模式 ,若使用单端时钟 ,则应只有 1 个时钟信号 CP使能 ,选择0°相位 ,CN信号不使能 。

　　发射机时钟精度在非扩频模式下应满足 ±300× 10- 6 。

　　表 6 随路时钟的频率和相位

　　工作模式

　　速率Gbps

　　时钟频率GHz

　　时钟相位

　　(°)

　　速率模式

　　上电即通

　　0. 05~ 0. 1

　　0. 05~ 0. 1

　　(0,180)

　　SDR

　　低速模式

　　0. 1~ 5a

　　0. 1~ 5

　　(0,180)

　　SDR

　　高速模式

　　2~ 16b

　　1~ 8

　　(0,180)/(90,270)

　　DDR

　　a 0. 1 Gbps~ 5 GbpsSDR模式下随路时钟采用单端时钟 ,或采用差分时钟 。

　　b 高速模式下 ,高速率应向下兼容低速率 。

　　10

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　　图 10 数据和时钟的相位关系

　　表 7 约束了同 1个宏单元(macro)内不同数据 Lane之间的时钟 skew。

　　表 7 接口时钟歪斜

　　参数

　　最小值

　　典型值

　　最大值

　　单位

　　说明

　　Lane间时钟 skewa

　　—

　　—

　　60

　　ps

　　1个 macro 内 部 不 同 Lane之 间 高速时钟的 skew

　　a RX 随路时钟输入节点处 ,延迟的最大偏差 。

　　6.3 发射机规格

　　6.3. 1 发射机结构

　　发射机的结构如图 11所示 ,高速数据接口和时钟接口应保持相位对齐 ,高速数据接口包含了冗余接口和 LPC接 口 。

　　11

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　　图 11 物理层接口发射机结构图

　　6.3.2 驱动电路结构

　　物理层接口的驱动电路由上拉驱动电阻和下拉驱动电阻组成 ,如图 12所示 ,输出高电平使能上拉电阻且下拉电阻开路 ,输出低电平使能下拉电阻且上拉电阻开路 , 图示电阻为等效电阻 。如果接收端有端接电阻 ,则该端接电阻应接地 ,接收端的信号电平由驱动器的驱动电阻 、信道电阻和端接电阻决定 。

　　在不同的速率和应用场景下 ,驱动电阻可选择不同的阻值 。另外 , 为了减小制造工艺偏差 、电源电压以及温度对电阻阻值的影响 ,驱动电阻和端接电阻应包含校准机制 。

　　上拉电阻使能 ,下拉电阻开路 ,驱动器输出电压为 VDDQ/2时 ,上拉电阻阻值等于电阻两端电压与流过电阻的电流的比值 ,见公式(1) 。

　　RPU = (VDDQ-VDDQ/2)/IPU …………………………( 1 )

　　式中 :

　　RPU — 上拉电阻 ,单位为欧姆(Ω) ;

　　VDDQ —IO 电压 ,单位为伏特(V) ;

　　IPU — 流过上拉电阻的电流 ,单位为安培(A) 。

　　上拉电阻开路 ,下拉电阻使能 ,驱动器输出电压为 VDDQ/2时 ,下拉电阻阻值等于电阻两端电压与流过电阻的电流的比值 ,见公式(2) :

　　RPD = (VDDQ/2)/IPD …………………………( 2 )

　　式中 :

　　RPD — 下拉电阻 ,单位为欧姆(Ω) ;

　　VDDQ —IO 电压 ,单位为伏特(V) ;

　　12

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　　IPD — 流过下拉电阻的电流 ,单位为安培(A) 。

　　端接电阻一端接地 ,另一端电压为 VDDQ/2时 ,端接电阻阻值定义为电阻两端电压与流过电阻的电流的比值 ,见公式(3) :

　　RODT = (VDDQ/2)/IODT …………………………( 3 )

　　式中 :

　　RODT — 端接电阻 ,单位为欧姆(Ω) ;

　　VDDQ—IO 电压 ,单位为伏特(V) ;

　　IODT — 流过端接电阻的电流 ,单位为安培(A) 。

　　图 12 物理层接口驱动电路原理

　　6.3.3 发射机电气参数

　　发射机的电气参数如表 8所示 。驱动电阻阻值可选 ,宜选用 30/40 Ω 阻值 。

　　表 8 发射机电气参数

　　电气参数

　　最小值

　　典型值

　　最大值

　　单位

　　单端时钟/数据信号高电平a

　　0. 38

　　—

　　0. 85

　　V

　　单端时钟/数据信号低电平

　　—

　　0

　　—

　　V

　　上拉电阻 RPU、下拉电阻 RPD 范围

　　20

　　30

　　60

　　Ω

　　上拉电阻 RPU、下拉电阻 RPD调节步长

　　—

　　—

　　5

　　Ω

　　1-UITotalJitterb

　　—

　　—

　　0. 3

　　UI

　　1-UIDJb

　　—

　　—

　　0. 25

　　UI

　　时钟和数据间动态相位差 c

　　—

　　—

　　0. 06

　　UI

　　时钟和数据间静态相位差d

　　-0. 03

　　—

　　0. 03

　　UI

　　13

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　　表 8 发射机电气参数 (续)

　　电气参数

　　最小值

　　典型值

　　最大值

　　单位

　　数据间 skew

　　—

　　—

　　0. 16

　　UI

　　占空比误差

　　-0. 08

　　—

　　0. 08

　　UI

　　发送端 PAD 电容(2. 5D封装) e

　　—

　　—

　　250

　　fF

　　注 : 本表中电气特性基于最高速率 16Gbps。

　　a 接收端无端接电阻时的信号电平 。

　　b 1-UITotalJitter包含 1-UIDJ 和 RJ。

　　c 差分时钟相位与数据平均相位的跟随误差(tracking error) 。

　　d 差分时钟相位与数据平均相位的静态偏差(static error) 。

　　e 包含 PAD、ESD和电路的寄生电容 。

　　6.4 接收机规格

　　6.4. 1 接收机结构

　　物理层接口接收机结构如图 13所示 ,每个模块包含时钟产生电路 、数据采样电路和串并转换电路 。时钟产生电路利用输入的随路时钟信号产生多相时钟 ,多相时钟的相位应调整对齐数据采样中心 。

　　为了应对电源电压和温度变化对时钟相位的影响 ,时钟相位应具备后台调整功能 , 以实现时钟和数据相位的实时对齐 。数据间 skew 减小了数据采样窗 口 ,接收电路应包含 deskew 机制 ,deskew 机制在训练流程中完成 。

　　图 13 物理层接口接收机结构图

　　14

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　　6.4.2 接收机电气参数

　　接收端电气参数可参考表 9,端接阻值可调 。

　　表 9 接收机电气参数

　　电气参数

　　最小值

　　典型值

　　最大值

　　单位

　　输入阻抗(Rodt)范围

　　50

　　—

　　400

　　Ω

　　输入阻抗(Rodt)高阻模式

　　—

　　高阻

　　—

　　—

　　时钟和数据间动态相位差a

　　—

　　—

　　0. 06

　　UI

　　数据间 skew

　　-0. 1

　　—

　　0. 1

　　UI

　　skew 调整范围

　　-0. 1

　　—

　　0. 1

　　UI

　　接收端 PAD 电容(2. 5D封装) b

　　—

　　—

　　200

　　fF

　　接收端电压灵敏度

　　—

　　—

　　40

　　mV

　　注 : 本表中电气特性基于最高速率 16Gbps。

　　a 差分时钟相位与数据平均相位的跟随误差 。

　　b 包含焊盘(PAD) 、ESD和电路的寄生电容 。

　　6.5 边带通路电气参数

　　边带通路提供了芯粒与芯粒之间的物理层通信通路 。

　　考虑到串行接口的扩 展 性 较 好 , 边 带 通 路 宜 采 用 串 行 接 口 。 如 图 14 a) 所 示 , 包 含 一 路 时 钟 信 号SBC_D和一路数据信号 SBC_ C, 均为单端信号 ,数据最高速率 500 Mbps,采用系统的电源电压供电 。边带通路的时钟上升沿和数据边沿对齐 ,接收端可采用时钟的下降沿对数据采样 。

　　对于基于 2. 5D封装的存储颗粒场景 ,互连线资源相对较多 ,边带通路亦可采用并行接 口 。如图 14b)所示 。

　　在 2. 5D封装下 ,边带通路应支持冗余设计 。

　　a) 串 口模式

　　b) 并口模式

　　图 14 边带通路模式

　　边带通路为低速数字接 口 ,采用系统电源电压供电 ,两个芯粒的边带通路应满足表 10规定的电气参数 。

　　15

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　　表 10 边带通路电器参数

　　参数

　　最小值

　　典型值

　　最大值

　　单位

　　输入高电平

　　0. 7VDD

　　NA

　　NA

　　V

　　输入低电平

　　—

　　NA

　　0. 3VDD

　　V

　　边带数据建立时间

　　0. 5

　　NA

　　NA

　　ns

　　边带数据保持时间

　　0. 5

　　NA

　　NA

　　ns

　　6.6 芯粒互联接口的物理布局

　　6.6. 1 概述

　　芯粒互联接口“底视图(bump map) ”视角定义如图 15所示 。本文件中所有的 bump map图例视角皆为封装看向芯粒的底视图 。

　　图 15 芯粒互联接口 bump map视角定义

　　2. 5D封装最小 bumppitch 范围为 40μm~ 80μm。芯粒互连采用了 2种 bumppattern,其中 stag- ger pattern为 bump错位排布 ,如图 16所示 ,其 bump pitch 包含 X 中心距 PX ,Y 方向中心距 PY,斜向中心距 PZ。PX、PZ 和 2PY 中的最小值应在本文件规定的 bump pitch 范围内 。

　　图 16 staggerbump pattern及 bump pitch示意图

　　另一种 inlinebump pattern为 bump阵列的对齐排布 ,如图 17所示 ,其中 bump pitch包含 X 中心

　　16

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　　距 PX ,Y 中心距 PY。PX 和 PY 中的最小值应在本文件规定的 bump pitch 范围内 。

　　图 17 inlinebump pattern及 bump pitch示意图

　　本文件支持相同种类 bumppattern进行互连 ,也支持 staggerbumppattern与 inlinebumppattern对接 ;芯粒之间进行互连时 ,互连区域内 bump的 PY 数值 ,宜保持相同或相近尺寸 , 以保证互连信道的物理可实现性和电气性能 。

　　6.6.2 2. 5D 封装

　　6.6.2. 1 2. 5D 封装 bump map

　　在 2. 5D封装下 ,芯粒互联 接 口 中 的 基 本 单 元 包 括 TX Lane、RX Lane和 sideband, 每 条 TX/RX Lane包括 1 对 差 分 时 钟 , 32 位 ~ 64 位 数 据 , 1 个 ~ 2 个 数 据 冗 余 和 1 个 LPC 信 号 。 36 位 数 据 的TX/RX Lane bump map如图 18所示 。sideband可采用并口信号(见图 19) 或串 口信号(见图 20) ,具体信号列表见表 11,宜使用串口边带方式 , 降低物理设计复杂度 。

　　表 11 2. 5D 封装信号列表

　　信号名称

　　数量

　　信号说明

　　发射机 TX信号

　　TXCP

　　1

　　发送端正向时钟

　　TXCN

　　1

　　发送端反向时钟

　　TX[0 ∶ 31~ 63]/位

　　32~ 64

　　发送端数据

　　TXR0

　　1

　　TX冗余位 0

　　TXR1

　　1

　　TX冗余位 1;

　　当数据个数小于或等于 48时 ,该信号不存在

　　TXLP/TX[Max]

　　1

　　可选为 TX低功耗控制位或数据位 ;

　　当支持低功耗时 ,该信号为低功耗控制位 ;

　　当不支持低功耗时 ,该信号为数据位

　　17

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　　表 11 2. 5D 封装信号列表 (续)

　　信号名称

　　数量

　　信号说明

　　接收机 RX信号

　　RXCP

　　1

　　接收端正向时钟

　　RXCN

　　1

　　接收端反向时钟

　　RX[0 ∶ 31~ 63]/位

　　32~ 64

　　接收端数据

　　RXR0

　　1

　　RX冗余位 0

　　RXR1

　　1

　　RX冗余位 1;

　　当数据个数小于或等于 48时 ,该信号不存在

　　RXLP/RX[Max]

　　1

　　可选为 RX低功耗控制位或数据位 ;

　　当支持低功耗时 ,该信号为低功耗控制位 ;

　　当不支持低功耗时 ,该信号为数据位

　　串 口 sideband信号

　　SBC_TXC

　　1

　　边带发送端时钟

　　SBC_TXD

　　1

　　边带发送端数据

　　SBC_TXR

　　1

　　边带发送端冗余(可选)

　　SBC_RXC

　　1

　　边带接收端时钟

　　SBC_RXD

　　1

　　边带接收端数据

　　SBC_RXR

　　1

　　边带接收端冗余(可选)

　　并 口 sideband信号

　　SBC_TX_REQ

　　1

　　发送请求信号

　　SBC_TX_ACK

　　1

　　发送应答输入信号

　　SBC_TX_OPCODE[0 ∶ 13]

　　14

　　发送命令数据 ,其中包含有效数据和冗余

　　SBC_RX_REQ

　　1

　　接收请求信号

　　SBC_RX_ACK

　　1

　　接收应答输入信号

　　SBC_RX_OPCODE[0 ∶ 13]

　　14

　　接收命令数据 ,其中包含有效数据和冗余

　　18

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　　图 18 36位数据 TX/RX Lanebump map示意图

　　图 19 2.5D 封装并口 sideband信号排布

　　图 20 2.5D 封装串 口 sideband信号排布

　　6.6.2.2 2. 5D 封装位宽扩展及组合规则

　　在 2. 5D封装下支持的最低数据位宽为 32位 , 以 staggerpattern为 例 描 述 位 宽 扩 展 和 组 合 规 则 。根据客户需求 ,数据以 4 个信号扩展 ,扩展方式是在 Lane的两端分别增加 2 个信号 。 如图 21所示为40位 数 据 的 TX/RX Lane, 如 图 22 所 示 为 51 位 数 据 的 TX/RX Lane( 51 位 数 据 时 , 冗 余 增 加到2位) 。

　　19

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　　最高支持扩展到 64位数据信号 ,如图 23所示 ,TX数据编号从芯粒边缘开始 ,信号由小到大逆时针编号排布 ,RX数据编号从芯粒内侧开始逆时针编号 。

　　图 21 TX/RX Lane(1冗余)40位数据位宽扩展示意图

　　图 22 TX/RX Lane(2冗余)51位数据位宽扩展示意图

　　图 23 TX/RX Lane(2冗余)64位数据位宽扩展示意图

　　图 21~ 图 23中的数据编号 ,仅与 5. 3 中的冗余修复方案相关 ,不完全决定逻辑层的数据分发规则 ;此外 , 以上 bump map 中未加 入 电 源 地 排 布 。 电 源 地 排 布 宜 每 隔 3 列 ~ 5 列 信 号 插 入 一 列 电 源 或 地

　　20

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　　bump,如图 24所示 。

　　图 24 2.5D bump map 电源地布局示例

　　在 2. 5D封装下,sideband 同侧支持同类型 Lane排布(如图 25所示) 。 1 个 sideband 最多支持 15个 TX Lane和 15个 RX Lane,并与 TX Lane、RX Lane组成 1个 macro。在单 Lane信号位宽 36 比特模式下 , 同时支持 2个 macro 的深度扩展 ;此外 sideband 两侧支持 TX Lane和 RX Lane交替排布 ,单侧最大 Lane的数量不超过 15个 ,如图 26所示 。

　　图 25 2.5D 封装下多个互联模块的系统拼接方式示意图

　　21

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　　图 26 2.5D 封装下 TX、RX Lane交替拼接示意图

　　6.6.3 2. 5D 封装信道约束

　　在 2. 5D封装下 ,信道设计宜满足表 12或表 13所列电性参数 ,包括回损 、插损 、PSXT 和 ICR信道约束 ,2. 5D信道约束见图 27。

　　表 12 2.5D 封装模组信道电性参数(Fn≤8GHz)

　　项 目

　　数值

　　单位

　　说明

　　回损

　　≤-13. 5

　　dB

　　f≤0. 5Fn

　　<-8+9lg(f/Fn/2)

　　dB

　　0. 5Fn

　　插损

　　>-1. 5-1. 5f/Fn

　　dB

　　f≤Fn

　　PSXT

　　≤-33

　　dB

　　f≤0. 036Fn

　　<-20+9lg(f/Fn)

　　dB

　　0. 036Fn

　　ICR

　　≤-28

　　dB

　　f≤0. 06Fn

　　<-17+9lg(f/Fn)

　　dB

　　0. 06Fn

　　skew

　　±1

　　ps

　　—

　　注 1: f 为频率 ,Fn 为奈奎斯特频率(Nyquistfrequency) 。

　　注 2: PSXT、ICR 的计算公式见公式(4)和公式(5) :

　　PSXT = 10lg …………………………( 4 )

　　ICR(f) = -IL(f) +PSXT(f) …………………………( 5 )

　　22

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　　表 13 2.5D 封装模组信道电性参数(8GHz

　　项 目

　　子项 目

　　数值

　　单位

　　说明

　　回损

　　S11

　　≤-13. 5

　　dB

　　f≤0. 5Fn

　　<-8+9lg(f/Fn/2)

　　dB

　　0. 5Fn

　　插损

　　S21

　　>-1. 3-1. 2f/Fn

　　dB

　　f≤Fn

　　PSXT

　　—

　　≤-33

　　dB

　　f≤0. 12Fn

　　<-22+12lg(f/Fn)

　　dB

　　0. 12Fn

　　ICR

　　—

　　≤-28

　　dB

　　f≤0. 25Fn

　　<-19+15lg(f/Fn)

　　dB

　　0. 25Fn

　　skew

　　—

　　±1

　　ps

　　—

　　注 1: Fn 为奈奎斯特频率(Nyquistfrequency) 。

　　注 2: PSXT、ICR 的计算公式见公式(6)和公式(7) :

　　PSXT = 10lg …………………………( 6 )

　　ICR(f) = -IL(f) +PSXT(f) …………………………( 7 )

　　图 27 2. 5D信道约束示意图

　　23

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　　6.6.4 芯粒互联接口布局示例

　　在 2. 5D封装下 , 同时支持 inline方式排布 ,其中高带宽存储场景下的 inline排布如图 28所示 。

　　图 28 高带宽存储场景下的 inline排布示例

　　6.7 接收机眼图

　　互联信道应满足图 29规定的眼图模板 ,该眼图模板定义在接收机侧的采样点,包含了接收信号的最小眼高和眼宽 ,包含了发送端电路和封装信道引入的眼图损失 。 眼图模板指标应符合表 14的规定 。

　　图 29 接收机侧眼图模板

　　表 14 眼图指标

　　比特速率Gbps

　　眼高mV

　　眼宽UI

　　说明

　　<16

　　160

　　0. 45UI

　　—

　　24

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　　6. 8 电源噪声

　　接口电源噪声应满足表 15规定的约束 ,包含了对 DC偏差和 AC 噪声的约束 ,按照噪声幅值占电源电压的百分比定义 。

　　表 15 接口电源噪声

　　参数

　　最小值

　　典型值

　　最大值

　　单位

　　说明

　　IO 电源噪声

　　DC偏差

　　-2%

　　—

　　+2%

　　VDDIO

　　<16Gbps

　　AC噪声a

　　-3%

　　—

　　+3%

　　VDDIO

　　a AC噪声为 20 MHz带宽以上的积分噪声 。

　　6.9 低功耗模式快速切换

　　LPC模式的快速切换为可选功能 。

　　GB/T 46280. 3定义了不同 LPC模式 ,U1(空闲) 是可以快速进入和退出的 LPC, 当数据通路没有数据传输的时候 ,互联模块可置于 U1状态 ,在这个 LPC下 , 主要的数据传输模块被关闭以节省功耗 ;当数据通路有数据传输的时候 ,数据传输模块快速恢复至高速数据传输状态 。 LPC 的切换由发送端发起 ,用 1路高速信号做 LPC信号 ,接收端通过 LPC信号获得低功耗模式切换信息 。

　　7 边带通路

　　7. 1 概述

　　边带通路接口用于近侧芯粒和远侧芯粒之间 ,用于控制信号和状态的交互 。在 2. 5D封装下采用串行方式或并行方式 。 串行传输方式下 ,采用串行同步方式 ,见图 30。 每个芯粒的边带通路分为发送方向和接收方向 ,分别使用 1个时钟信号和 1个数据信号对接 ,支持 1个 repairIO(SBC_TXR/RXR) 。并行传输方式下 ,采用并行异步方式 ,见图 31。通过并行传输多比特信息实现数据交互 ,每个方向支持 1个 repair IO 实现数据修复功能 。

　　图 30 边带通路串行互联

　　25

　　GB/T 46280.5—2025

　　图 31 边带通路并行互联

　　7.2 边带通路接口

　　7.2. 1 串行边带通路接口

　　串行边带通路接口定义见表 16。

　　表 16 串行边带通路接口

　　信号名称

　　属性

　　说明

　　SBC_TXC

　　方向 :输出

　　信号宽度 :1

　　同步到 :NA

　　发送侧时钟 ,最高频率 500 MHz

　　SBC_TXD

　　方向 :输出

　　信号宽度 :1

　　同步到 :SBC_TXC

　　发送侧串行数据

　　SBC_TXR

　　方向 :输出

　　信号宽度 :1

　　同步到 :NA

　　SBC_TXC和 SBC_TXD 的修复信号

　　SBC_RXC

　　方向 :输入

　　信号宽度 :1

　　同步到 :NA

　　接收侧时钟 ,最高频率 500 MHz

　　SBC_RXD

　　方向 :输入

　　信号宽度 :1

　　同步到 :SBC_RXC

　　接收侧串行数据

　　SBC_RXR

　　方向 :输入

　　信号宽度 :1

　　同步到 :NA

　　SBC_RXC和 SBC_RXD 的修复信号

　　7.2.2 并行边带通路接口

　　串行边带通路接口定义见表 17。

　　26

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　　表 17 并行边带通路接口

　　信号名称

　　属性

　　说明

　　SBC_TX_REQ

　　方向 :输出

　　信号宽度 :1

　　同步到 :NA

　　发送请求

　　SBC_TX_OPCODE

　　方向 :输出

　　信号宽度 :14

　　同步到 :NA

　　发送命令 。 只使用 SBC_TX_OPCODE[7 ∶ 0]传输 opcode,其余预留暂不使用 。边 带 修 复 功 能 可 选 ,将 SBC_TX_ OPCODE[13] 定 义 为 SBC_ TX_RPR,输出方向修复信号 ,用于修复 SBC_TX_REQ、SBC_TX_ OP- CODE和 SBC_RX_ACK

　　SBC_TX_ACK

　　方向 :输入

　　信号宽度 :1

　　同步到 :NA

　　发送应答输入

　　SBC_RX_REQ

　　方向 :输入

　　信号宽度 :1

　　同步到 :NA

　　接收请求

　　SBC_RX_OPCODE

　　方向 :输入

　　信号宽度 :14

　　同步到 :NA

　　接收命令 。 只使用 SBC_RX_OPCODE[7 ∶ 0]传输 opcode,其余预留暂不使用 。边带修复功能 可 选 ,将 SBC_TX_ OPCODE[13] 定 义 为 SBC_ RX_RPR,输入方向修复信号 ,用于 修 复 SBC_RX_REQ、SBC_RX_ OP- CODE和 SBC_TX_ACK

　　SBC_RX_ACK

　　方向 :输出

　　信号宽度 :1

　　同步到 :NA

　　接收应答输出

　　7.3 边带通路报文格式

　　7.3. 1 串行边带通路报文格式

　　串行边带通路以报文的方式进行传输 ,时序如图 32所示 。

　　图 32 边带通路时序

　　边带通路的时钟 SBC_TX/RXC与数据 SBC_ TX/RXD之间为同步时序关系 , 时钟上升沿与数据跳变沿对齐 ,每个时钟周 期 传 输 1 比 特 数 据(SDR方 式) 。 每 次 连 续 传 输 16 比 特 数 据 组 成 1 个 报 文(packet) ,两个报文之间应至少间隔 8个时钟周期 。在两个报文之间的间隙 ,SBC_TXC 时钟维持为低电平 ,数据 IO 可处于 LPC模式 。在芯粒开始正常工作前 ,发送端应使 SBC_TXC维持为低电平的默认状态 。

　　16 比特的报文格式如图 33所示 ,报文参数定义见表 18。

　　27

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　　图 33 边带通路报文格式

　　表 18 边带通路报文参数

　　域

　　功能说明

　　type[2 ∶ 0]

　　消息类型 。

　　010:16 比特帧格式 ,物理层请求 ;

　　011:16 比特帧格式 ,完成应答 ;

　　111:16 比特帧格式 ,数据链路层其他控制信息 。

　　其他 :保留 ,预留给后续扩展使用

　　opcode[7 ∶ 0]

　　消息编码 ,见 7. 3. 3

　　lid[3 ∶ 0]

　　Lane ID,0 表示控制所有 Lane,1~ 15分别对应控制单条 Lane

　　dp

　　Data Parity,对 Packet的除 dp本身以外的 15 比特(包括 rsvd)进行偶校验

　　7.3.2 并行边带通路报文格式

　　并行边带通路应采用异步握手的方式完成交互 ,在并行信号 SBC_TX/RX_ OPCODE上直接传输命令信息 。并行边带通路的异步握手过程如图 34所示 :

　　图 34 并行边带通路时序

　　异步握手过程如下 :

　　a) 发送端输出 SBC_TX_OPCODE,并输出 SBC_TX_REQ请求信号为高电平 ;

　　b) 接收端采样 SBC_TX_REQ,并从 SBC_TX_ OPCODE命令信息 ,接收完成后 ,输出 SBC_TX_ ACK 为高电平 ;

　　c) 发送端采样 SBC_TX_ACK,正确接收后输出 SBC_TX_REQ请求信号为低电平 ;

　　d) 接收端接收到 SBC_TX_REQ为低电平后 ,输出 SBC_TX_ACK 为低电平 ,完成命令交互 。并行边带通路通过 SBC_TX/RX_OPCODE传输命令信息的定义见 7. 3. 3。

　　28

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　　7.3.3 操作命令定义

　　边带通路通过操作命令完成两个芯粒间的控制 ,操作命令定义见表 19。

　　表 19 操作命令定义

　　opcode[7 ∶ 0]取值

　　功能说明

　　备注

　　00000000~ 00001111

　　预留功能

　　01000000

　　RX ON,打开 RX Lane的使能

　　01000001

　　RX OFF,关闭 RX Lane的使能 ,关闭 RX ICG,关闭 RX_VLD

　　01000010

　　打开 RX ICG

　　01000011

　　打开 RX BIST校验

　　01000100

　　启动 RX初始化

　　01000101

　　RX OFFSET校正

　　01000110

　　RX VREF校正

　　01000111

　　RX DESKEW

　　01001000

　　RX CDA

　　01001001

　　RX REORDER

　　01111111

　　RX READY

　　接收侧状态

　　10000000

　　retrain请求

　　10000001

　　deskew 完成指示

　　10000100

　　进入 U2低功耗请求

　　10000101

　　接受进入 U2响应 ,表示可以进入 U2低功耗模式

　　10001000

　　拒绝进入 U2响应 ,表示拒绝进入 U2低功耗模式

　　10001001

　　退出低功耗请求

　　10001010

　　退出低功耗完成指示

　　11111111

　　SBC_SYNC_IND:数据同步指示

　　其他

　　保留不使用

　　8 芯粒物理层接口

　　8. 1 概述

　　CPIF是指芯粒的物理层和数据链路层之间的接 口 ,如图 35所示 。CPIF使芯粒的物理层外部接 口行为统一 。

　　29

　　GB/T 46280.5—2025

　　图 35 CPIF功能示意图

　　CPIF根据 功 能 定 义 分 为 5 组 接 口 , 包 括 发 送 数 据 接 口 (TX Data Signals) 、发 送 控 制 接 口 (TX EventControlSignals、Other TX Control Signals) 、接 收 数 据 接 口 (RX Data Signals) 、接 收 控 制 接 口(RX EventControlSignals、Other RX Control Signals) 和 公 共 控 制 接 口 (Common Control Signals) 。数据链路层与物理层之间用于突发事务处理的一系列信号集合为事件接 口 ,发送控制和接收控制接 口主要使用事件接 口 (EventInterface)进行交互 。CPFI接口如图 36所示 。

　　图 36 CPIF 接口示意图

　　8.2 公共控制接口

　　CPFI公共控制接口信号定义见表 20。

　　表 20 CPIF公共控制接口信号

　　信号名称

　　属性

　　说明

　　ResetN

　　方向 :LINK→ PHY

　　信号宽度 :1

　　同步到 :N/A

　　复位 ,低电平有效

　　30

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　　8.3 事件接口定义

　　8.3. 1 通用事件接口时序

　　通用事件接口时序如图 37所示 。数据链路层发出命令请求 ,物理层处理命令并在命令完成后反馈确认 ,然后数据链路层再发出下 1个命令请求 。

　　图 37 通用事件接口时序

　　8.3.2 事件命令

　　事件命令(EventCmd)定义见表 21。

　　表 21 EventCmd定义

　　比特

　　名称

　　功能说明

　　15

　　Type

　　命令类别指示

　　0:控制本端物理层的事件

　　1:控制对端数据链路层的事件

　　14:8

　　Reserved

　　保留

　　7:0

　　opcode

　　命令操作码 ,见 7. 3

　　8.3.3 事件状态

　　事件状态(EvenStatus)定义见表 22。

　　表 22 EventStatus定义

　　比特

　　名称

　　功能说明

　　7:0

　　Status

　　00000000:事件命令正常执行完成

　　其他 :保留

　　8.4 发送数据接口

　　发送数据接口基于每个 TX Lane,表 23列出了单个 TX Lane的信号 。

　　31

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　　表 23 CPIF 发送数据接口(单个 TX Lane)

　　信号名称

　　属性

　　说明

　　TXData

　　方向 :LINK→ PHY

　　信号宽度 :La

　　同步到 :TXDataClk

　　并行数据输入总线到物理层发射器 ,LSB优先

　　TXDataVld

　　方向 :LINK→ PHY

　　信号宽度 :1

　　同步到 :TXDataClk

　　并行数据输入总线到物理层的有效指示

　　TXDataClk

　　方向 :LINK→ PHY

　　信号宽度 :1

　　同步到 :NA

　　发射机并行数据总线时钟输入 。此时钟与 TXClk同步源

　　TXClk

　　方向 :PHY→ LINK

　　信号宽度 :1

　　同步到 :NA

　　发射 机 时 钟 输 出 , 该 时 钟 与 TXDataClk 频 率 相 同 , 用 作TXDataClk的源

　　a 1个 Lane的数据宽度根据不同的设计而有所不同 。

　　8.5 发送控制接口

　　发送控制接口基于每个 TX Lane,CPIF使用事件接口在数据链路层和物理层之间传递命令和状态 ,CPFI发送控制接口的信号定义见表 24。

　　表 24 CPIF发送控制接口(单个 TX Lane)

　　信号名称

　　属性

　　说明

　　TXMode

　　方向 :LINK→ PHY

　　信号宽度 :4

　　同步到 :不适用

　　发送端模式指示

　　其他(1110)保(N)留(RZ)

　　TXResetN

　　方向 :LINK→ PHY

　　信号宽度 :1

　　同步到 :不适用

　　发送端复位 ,低电平有效

　　TXLPC

　　方向 :LINK→ PHY

　　信号宽度 :1

　　同步到 :不适用

　　发送端动态 LPC

　　1→ 0:进入低功耗

　　0→ 1:进入正常状态

　　TXReady

　　方向 :PHY→ LINK

　　信号宽度 :1

　　同步到 :不适用

　　复位后 ,指示发射器已准备好接收数据或事件控制序列

　　LPC模式(处于复位)状态或

　　1= 发射器已准备好发送流量

　　TXEventClk

　　方向 :LINK→ PHY

　　信号宽度 :1

　　同步到 :不适用

　　发送事件控制 接 口 时 钟 。 即 使 TXClk或 RXDataClk 已 关闭 ,此时钟也应始终处于活动状态

　　TXEventEnable

　　方向 :LINK→ PHY

　　信号宽度 :1

　　同步到 :TXEventClk

　　发射器事件接口使能 控 制 。禁 用 时 , 发 射 器 将 忽 略 事 件 控制接口上的所有要求和命令

　　1= 已启用

　　0= 禁用

　　32

　　GB/T 46280.5—2025

　　表 24 CPIF发送控制接口(单个 TX Lane) (续)

　　信号名称

　　属性

　　说明

　　TXEventReq

　　方向 :LINK→ PHY

　　信号宽度 :1

　　同步到 :TXEventClk

　　事件控制接 口 新 增 需 求 。 当 需 要 启 动 新 的 事 件 控 制 序 列时 ,保持一个 1 个 TXEventClk周 期 ,TXEventCmd 在 同 一时钟周期有效

　　TXEventCmd

　　方向 :LINK→ PHY

　　信号宽度 :16

　　同步到 :TXEventClk

　　发送事件命令信息

　　TXEventAck

　　方向 :PHY→ LINK

　　信号宽度 :1

　　同步到 :TXEventClk

　　指示事件控制序列的结束

　　TXEventStatus

　　方向 :PHY→ LINK

　　信号宽度 :8

　　同步到 :TXEventClk

　　发送事件状态信息

　　8.6 接收数据接口

　　接收数据接口基于每个 RX Lane进行定义 , 以单个 RX Lane为例 ,信号定义见表 25。

　　表 25 CPIF接收数据接口 (单个 RX Lane)

　　信号名称

　　属性

　　说明

　　RXData

　　方向 :PHY→ LINK

　　信号宽度 :L

　　同步到 :RXDataClk

　　物理层接收器的并行数据输出总线 ,LSB优先

　　RXDataVld

　　方向 :PHY→ LINK

　　信号宽度 :1

　　同步到 :RXDataClk

　　物理层接收器的并行数据输出总的有效指示

　　RXDataClk

　　方向 :PHY→ LINK

　　信号宽度 :1

　　同步到 :NA

　　接收器并行数据总线时钟输出

　　8.7 接收控制接口

　　接收控制接口基于每个 RX Lane进行定义 ,使用事件接口在数据链路层和物理层之间传递命令和状态 。CPFI接收控制接口的信号定义见表 26。

　　表 26 CPIF接收控制接口(单个 RX Lane)

　　信号名称 属性

　　方向 :LINK→ PHY

　　RXMode 信号宽度 :4

　　同步到 :不适用

　　接收器模式指示

　　1110= NRZ

　　其它= 保留

　　说明

　　33

　　GB/T 46280.5—2025

　　表 26 CPIF接收控制接口(单个 RX Lane) (续)

　　信号名称

　　属性

　　说明

　　RXResetN

　　方向 :LINK→ PHY

　　信号宽度 :1

　　同步到 :不适用

　　接收器复位 ,低电平有效

　　RXReady

　　方向 :PHY→ LINK

　　信号宽度 :1

　　同步到 :不适用

　　复位后 ,指示接收器已准备好接收数据或事件控制序列

　　0= 接收器处于复位状态或初始化或低功耗模式

　　1= 接收器已准备好

　　RXEventClk

　　方向 :LINK→ PHY

　　信号宽度 :1

　　同步到 :不适用

　　接收器事件控 制 接 口 时 钟 。 即 使 TXClk或 RXDataClk 已关闭 ,此时钟也始终处于活动状态

　　RXEventEnable

　　方向 :LINK→ PHY

　　信号宽度 :1

　　同步到 :RXEventClk

　　接收器事件接口使能 控 制 。禁 用 时 , 接 收 器 将 忽 略 事 件 控制接口上的所有要求和命令

　　0= 禁用

　　1= 已启用

　　RXEventReq

　　方向 :PHY→ LINK

　　信号宽度 :1

　　同步到 :RXEventClk

　　事件控制接 口 新 增 需 求 。 当 需 要 启 动 新 的 事 件 控 制 序 列时 ,保持 1个 RXEventClk周期 ,并且 RXEventCmd在同 一时钟周期有效

　　RXEventCmd

　　方向 :PHY→ LINK

　　信号宽度 :16

　　同步到 :RXEventClk

　　接收器事件命令信息

　　RXEventAck

　　方向 :LINK→ PHY

　　信号宽度 :1

　　同步到 :RXEventClk

　　指示事件控制序列的结束

　　RXEventStatus

　　方向 :LINK→ PHY

　　信号宽度 :8

　　同步到 :RXEventClk

　　接收器事件状态信息

　　34