数字集成电路 电路、系统与设计 第2版 作者：（美）简 M. 拉贝艾（Jan M.Rabaey） 出版时间：2017年版内容简介 本书由美国加州大学伯克利分校Jan M. Rabaey教授等人所著。全书共12章，分为三部分： 基本单元、电路设计和系统设计。本书在对MOS器件和连线的特性做了简要的介绍之后，深入分析了数字设计的核心――反相器，并逐步将这些知识延伸到组合逻辑电路、时序逻辑电路、控制器、运算电路以及存储器这些复杂数字电路与系统的设计中。为了反映数字集成电路设计进入深亚微米领域后正在发生的深刻变化，本书以CMOS工艺的实际电路为例，讨论了深亚微米器件效应、电路*优化、互连线建模和优化、信号完整性、时序分析、时钟分配、高性能和低功耗设计、设计验证、芯片测试和可测性设计等主题，着重探讨了深亚微米数字集成电路设计所面临的挑战和启示。目录第一部分 基 本 单 元第1章 引论1．1 历史回顾1．2 数字集成电路设计中的问题1．3 数字设计的质量评价1．3．1 集成电路的成本1．3．2 功能性和稳定性1．3．3 性能1．3．4 功耗和能耗1．4 小结1．5 进一步探讨期刊和会议论文集参考书目参考文献习题第2章 制造工艺2．1 引言2．2 CMOS集成电路的制造2．2．1 硅圆片2．2．3 一些重复进行的工艺步骤2．2．4 简化的CMOS工艺流程2．3 设计规则――设计者和工艺工程师之间的桥梁2．4 集成电路封装2．4．1 封装材料2．4．2 互连层2．4．3 封装中的热学问题2．5 综述： 工艺技术的发展趋势2．5．1 近期进展2．5．2 远期展望2．6 小结2．7 进一步探讨参考文献设计方法插入说明A――IC版图参考文献第3章 器件3．1 引言3．2 二极管3．2．1 二极管简介――耗尽区3．2．2 静态特性3．2．3 动态或瞬态特性3．2．4 实际的二极管――二次效应3．2．5 二极管SPICE模型3．3 MOS（FET）晶体管3．3．1 MOS晶体管简介3．3．2 静态情况下的MOS晶体管3．3．3 实际的MOS晶体管――一些二阶效应3．3．4 MOS管的SPICE模型3．4 关于工艺偏差3．5 综述： 工艺尺寸缩小3．6 小结3．7 进一步探讨参考文献习题设计方法插入说明B――电路模拟进一步探讨参考文献第4章 导线4．1 引言4．2 简介4．3 互连参数――电容、电阻和电感4．3．1 电容4．3．2 电阻4．3．3 电感4．4 导线模型4．4．1 理想导线4．4．2 集总模型（Lumped Model）4．4．3 集总RC模型4．4．4 分布rc线4．4．5 传输线4．5 导线的SPICE模型4．5．1 分布rc线的SPICE模型4．5．2 传输线的SPICE模型4．5．3 综述： 展望未来4．6 小结4．7 进一步探讨参考文献第二部分 电 路 设 计第5章 CMOS反相器5．1 引言5．2 静态CMOS反相器――直观综述5．3 CMOS反相器稳定性的评估――静态特性5．3．1 开关阈值5．3．2 噪声容限5．3．3 再谈稳定性5．4 CMOS反相器的性能： 动态特性5．4．1 计算电容值5．4．2 传播延时： 一阶分析5．4．3 从设计角度考虑传播延时5．5 功耗、能量和能量延时5．5．1 动态功耗5．5．2 静态功耗5．5．3 综合考虑5．5．4 利用SPICE分析功耗5．6 综述： 工艺尺寸缩小及其对反相器衡量指标的影响5．7 小结5．8 进一步探讨参考文献习题第6章 CMOS组合逻辑门的设计6．1 引言6．2 静态CMOS设计6．2．1 互补CMOS6．2．2 有比逻辑6．2．3 传输管逻辑6．3 动态CMOS设计6．3．1 动态逻辑： 基本原理6．3．2 动态逻辑的速度和功耗6．3．3 动态设计中的信号完整性问题6．3．4 串联动态门6．4 设计综述6．4．1 如何选择逻辑类型6．4．2 低电源电压的逻辑设计6．5 小结6．6 进一步探讨参考文献习题设计方法插入说明C――如何模拟复杂的逻辑电路参考文献设计方法插入说明D――复合门的版图技术进一步探讨第7章 时序逻辑电路设计7．1 引言7．1．1 时序电路的时间参数7．1．2 存储单元的分类7．2 静态锁存器和寄存器7．2．1 双稳态原理7．2．2 多路开关型锁存器7．2．3 主从边沿触发寄存器7．2．4 低电压静态锁存器7．2．5 静态SR触发器――用强信号直接写数据7．3 动态锁存器和寄存器7．3．1 动态传输门边沿触发寄存器7．3．2 C2MOS――一种对时钟偏差不敏感的方法7．3．3 真单相钟控寄存器（TSPCR）7．4 其他寄存器类型*7．4．1 脉冲寄存器7．4．2 灵敏放大器型寄存器7．5 流水线： 优化时序电路的一种方法7．5．1 锁存型流水线与寄存型流水线7．5．2 NORA?CMOS――流水线结构的一种逻辑形式7．6 非双稳时序电路7．6．1 施密特触发器7．6．2 单稳时序电路7．6．3 不稳电路7．7 综述： 时钟策略的选择7．8 小结7．9 进一步探讨参考文献第三部分 系 统 设 计第8章 数字集成电路的实现策略8．1 引言8．2 从定制到半定制以及结构化阵列的设计方法8．3 定制电路设计8．4 以单元为基础的设计方法8．4．1 标准单元8．4．2 编译单元8．4．3 宏单元、巨单元和专利模块8．4．4 半定制设计流程8．5 以阵列为基础的实现方法8．5．1 预扩散（或掩模编程）阵列8．5．2 预布线阵列8．6 综述： 未来的实现平台8．7 小结8．8 进一步探讨参考文献习题设计方法插入说明E――逻辑单元和时序单元的特性描述参考文献设计方法插入说明F――设计综合进一步探讨参考文献第9章 互连问题9．1 引言9．2 电容寄生效应9．2．1 电容和可靠性――串扰9．2．2 电容和CMOS电路性能9．3 电阻寄生效应9．3．1 电阻与可靠性――欧姆电压降9．3．2 电迁移9．3．3 电阻和性能――RC延时9．4 电感寄生效应*9．4．1 电感和可靠性――Ldidt电压降9．4．2 电感和性能――传输线效应9．5 高级互连技术9．5．1 降摆幅电路9．5．2 电流型传输技术9．6 综述： 片上网络9．7 小结9．8 进一步探讨参考文献习题第10章 数字电路中的时序问题10．1 引言10．2 数字系统的时序分类10．2．1 同步互连10．2．2 中等同步互连10．2．3 近似同步互连10．2．4 异步互连10．3 同步设计――一个深入的考察10．3．1 同步时序原理10．3．2 偏差和抖动的来源10．3．3 时钟分布技术10．3．4 锁存式时钟控制*10．4 自定时电路设计*10．4．1 自定时逻辑――一种异步技术10．4．2 完成信号的产生10．4．3 自定时的信号发送10．4．4 自定时逻辑的实例10．5 同步器和判断器*10．5．1 同步器――概念与实现10．5．2 判断器10．6 采用锁相环进行时钟综合和同步*10．6．1 基本概念10．6．2 PLL的组成功能块10．7 综述： 未来方向和展望10．7．1 采用延时锁定环（DLL）分布时钟10．7．2 光时钟分布10．7．3 同步与非同步设计10．8 小结10．9 进一步探讨参考文献习题设计方法插入说明G――设计验证参考文献第11章 设计运算功能块11．1 引言11．2 数字处理器结构中的数据通路11．3 加法器11．3．1 二进制加法器： 定义11．3．2 全加器： 电路设计考虑11．3．3 二进制加法器： 逻辑设计考虑11．4 乘法器11．4．1 乘法器： 定义11．4．2 部分积的产生11．4．3 部分积的累加11．4．4 最终相加11．4．5 乘法器小结11．5 移位器11．5．1 桶形移位器11．5．2 对数移位器11．6 其他运算器11．7 数据通路结构中对功耗和速度的综合考虑*11．7．1 在设计时间可采用的降低功耗技术11．7．2 运行时间的功耗管理11．7．3 降低待机（或休眠）模式中的功耗11．8 综述： 设计中的综合考虑11．9 小结11．10 进一步探讨参考文献习题第12章 存储器和阵列结构设计12．1 引言12．1．1 存储器分类12．1．2 存储器总体结构和单元模块12．2 存储器内核12．2．1 只读存储器12．2．2 非易失性读写存储器12．2．3 读写存储器（RAM）12．2．4 按内容寻址或相联存储器（CAM）12．3 存储器外围电路*12．3．1 地址译码器12．3．2 灵敏放大器12．3．3 参考电压12．3．4 驱动器/缓冲器12．3．5 时序和控制12．4 存储器的可靠性及成品率*12．4．1 信噪比12．4．2 存储器成品率12．5 存储器中的功耗*12．5．1 存储器中功耗的来源12．5．2 存储器的分割12．5．3 降低工作功耗12．5．4 降低数据维持功耗12．5．5 小结12．6 存储器设计的实例研究12．6．1 可编程逻辑阵列12．6．2 4 Mb SRAM12．6．3 1 Gb NAND Flash存储器12．7 综述： 半导体存储器的发展趋势与进展12．8 小结12．9 进一步探讨参考文献习题设计方法插入说明H――制造电路的验证和测试H．3．1 可测性设计中的问题H．3．2 专门测试H．3．3 扫描测试H．3．4 边界扫描设计H．3．5 内建自测试H．4．1 故障模型H．4．2 测试图形的自动生成H．4．3 故障模拟参考文献思考题答案 上一篇: 数字逻辑集成电路手册 赵负图主编 2005年版 下一篇: 数模电路应用基础 上册 王莉君主编 2016年版
