CMOS集成电路EDA技术 戴澜 2017年版 高清晰可复制文字版

CMOS集成电路EDA技术 高清晰可复制文字版
作者：戴澜
出版时间：2017年版
内容简介
　　电子设计自动化（EDA）工具主要是指以计算机为工作平台，融合应用电子技术、计算机技术、智能化技术新成果而研制成的电子辅助软件包。该软件包可以使设计者在虚拟的计算机环境中进行早期的设计验证，有效缩短电路实体迭代验证的时间，提高集成电路芯片设计的成功率。一款成功的集成电路芯片源于无数工程师成功的设计，而成功的设计在很大程度上又取决于有效、成熟的集成电路EDA设计工具。《CMOS集成电路EDA技术》根据普通高校微电子学与固体电子学（集成电路设计）专业的课堂教学和实验要求，以提高实际工程设计能力为目的，采取循序渐进的方式，介绍进行CMOS集成电路设计的EDA工具。主要分为EDA设计工具概述、模拟集成电路EDA技术和数字集成电路EDA技术三大部分。在模拟集成电路方面，依据模拟集成电路：电路前仿真—物理版图设计—参数提取及后仿真的设计流程，详细介绍了包括电路设计及仿真工具CadenceSpectre、版图设计工具CadenceVirtusuo、版图验证及参数提取工具MentorCalibre在内各工具的基本知识和使用方法。数字集成电路方面，根据代码仿真、逻辑综合、数字后端物理层设计流程，依次介绍RTL仿真工具Modelsim、逻辑综合工具DesignCompiler、数字后端版图工具ICCompiler和Encounter四大类设计工具。书中配以电路设计实例进一步分析各种EDA工具的设计输入方法和技巧，形成一套完整的CMOS集成电路设计工具流程。
目录
前言
第1章CMOS集成电路EDA技术1
11CMOS集成电路EDA技术概述1
12CMOS模拟集成电路设计流程3
13CMOS模拟集成电路EDA工具分类5
14CMOS数字集成电路设计流程8
15CMOS数字集成电路EDA工具分类11
16小结13
第2章模拟电路设计及仿真工具Cadence Spectre14
21Spectre的特点14
22Spectre的仿真设计方法16
23Spectre与其他EDA软件的连接17
24Spectre的基本操作18
241Cadence Spectre启动设置18
242Spectre主窗口和选项介绍19
243设计库管理器介绍22
244电路图编辑器介绍25
245模拟设计环境介绍29
246波形显示窗口介绍32
247波形计算器介绍37
25Spectre库中的基本器件42
251无源器件42
252有源器件42
253信号源43
26低压差线性稳压器的设计与仿真45
27小结53
第3章Cadence Virtuoso版图设计工具54
31Virtuoso界面介绍54
311窗口标题栏56
312状态栏57
313菜单栏57
314图标菜单65
315设计区域67
316光标和指针67
317鼠标状态68
318提示栏69
319层选择窗口69
32Virtuoso基本操作71
321创建矩形71
322创建多边形72
323创建路径73
324创建标识名74
325创建器件和阵列74
326创建接触孔76
327创建圆形图形76
328移动命令78
329复制命令79
3210拉伸命令79
3211删除命令80
3212合并命令80
3213选择和放弃选择命令81
3214改变层次关系命令82
3215切割命令84
3216旋转命令85
3217属性命令86
3218分离命令87
33运算放大器版图设计实例88
331NMOS晶体管版图设计88
332运算放大器的版图设计94
34小结102
第4章模拟版图验证及参数提取工具Mentor Calibre103
41Mentor Calibre版图验证工具调用103
411Virtuoso Layout Editor工具启动103
412采用Calibre图形界面启动106
413采用Calibre View查看器启动106
42Mentor Calibre DRC验证108
421Calibre DRC验证简介108
422Calibre DRC界面介绍110
423Calibre DRC验证流程举例116
43Mentor Calibre LVS验证125
431Calibre LVS验证简介125
432Calibre LVS界面介绍126
433Calibre LVS验证流程举例137
44Mentor Calibre寄生参数提取146
441Calibre PEX验证简介146
442Calibre PEX界面介绍147
443Calibre PEX流程举例157
45小结163
第5章数字电路设计及仿真工具 Modelsim164
51数字电路设计及仿真概述164
52数字电路设计方法164
521硬件描述语言Verilog的特点及规范165
522硬件描述语言Verilog的可综合设计173
523硬件描述语言设计实例174
53数字电路仿真工具Modelsim179
531Modelsim特点与应用179
532Modelsim的基本使用182
533Modelsim的进阶使用192
54小结207
第6章数字逻辑综合及Design Compiler208
61逻辑综合概述208
611逻辑综合的定义及发展历程208
612逻辑综合的流程209
62Design Compiler简介210
621Design Compiler的功能210
622Design Compiler的使用模式211
623DC-Tcl简介212
63Design Compiler综合设计216
631启动工具及初始环境配置216
632综合库218
633Design Compiler综合流程219
64静态时序分析与设计约束227
641静态时序分析227
642亚稳态229
643时钟的约束229
644输入输出路径的约束231
645组合逻辑路径的约束232
646时间预算233
647设计环境约束234
648多时钟同步设计约束237
649异步设计约束239
6410多时钟的时序约束240
65基于状态机的交通灯综合242
66小结246
第7章数字电路物理层设计工具IC Compiler247
71IC Compiler简介247
72ICC物理层设计的数据准备249
721逻辑层数据249
722物理层数据250
723设计数据250
73创建设计数据库与后端数据的设置251
731逻辑库设置251
732物理库设置251
733其他文件设置252
734创建设计数据库252
735库文件检查252
736网表导入252
737Tlu 文件设置与检查253
738电源网络设置253
739TIE单元设置254
7310导入SDC文件并进行时序约束检查254
7311定时序优化参数255
74不同PVT角下综合优化的设置方法257
741scenario的建立258
742PVT角设定258
75宏单元与IO布局260
751IO布局与芯片布局空间创建260
752宏单元的摆放261
76电源网络的设计与分析262
761设计电源和地环262
762设计电源和地条262
763连接宏单元和标准单元263
77标准单元的布局与优化264
771检查是否需要添加tap cell265
772spare cell的标识265
773检查设计输入文件与约束265
774确认所有路径已经被正确地设置265
78时钟树综合与优化267
781综合前的检查267
782时钟树综合设置267
783执行时钟树综合核心命令270
79芯片布线与优化271
791布线前的检查271
792ICC布线相关设置271
793天线效应简介与设置273
794执行布线命令274
710芯片ECO与设计文件导出275
7101Freeze silicon ECO275
7102unconstrained ECO275
7103设计结果导出276
711小结276
第8 章数字电路物理层设计工具Encounter277
81Encounter工具发展历史277
82Encounter设计流程介绍278
83数据准备279
831设计数据279
832逻辑库数据280
833物理库数据281
834数据准备常用的指令与流程281
84布图规划与布局285
841布图与IO排布285
842电源网络设计287
843标准单元的布局与优化 287
844布图规划与布局常用指令与流程288
85时钟树综合295
851时钟树综合简介295
852时钟树流程与优化297
86芯片布线299
861芯片布线工具简介299
862特殊布线299
863一般布线300
864芯片布线流程与优化300
87芯片ECO与DFM302
871ECO流程与优化302
872DFM流程与优化305
88小结305